在PCB設計中，給信號提供一個穩定的電壓以及合適的電壓分配是電源系統設計中的兩個基本目標。隨著信號完整性問題的出現，反射、串擾等都會影響到電源系統的穩定，再加上芯片工作電壓的不斷減小，電源的波動性將會影響系統的正常工作。電源完整性分析，就是為了保證PCB中有一個穩定可靠的電源供應。

 

電源完整性分析概述

電源完整性就是指系統中電源波形的質量。隨著IC輸出開關速度的提高，信號的邊沿速率即信號上升和下降的時間迅速縮減，電源線由于它的寄生電感承受著不小的電壓降。對于小于1ns的信號邊沿速率，會造成PCB上電源層與地層間的電壓在電路板的各處不同，從而影響到芯片供電的穩定性，甚至會導致芯片的邏輯

 

造成電源系統不穩定的因素表現為同步開關噪聲、非理想電源阻抗影響、諧振及邊緣效應。一般情況下，同步開關噪聲是電源噪聲的主要來源。由于地引線和平面存在寄生電感，在開關電流的作用下，會造成一定的電壓波動，也就是說，器件的參考地已不再是零電平，因此，驅動端要發送的地電平會出現相應的干擾波形，干擾波形的相位與地面噪聲相同，對于開關信號波形來說，地噪聲的影響會導致信號的下降沿變緩；在接收端，信號的波形同樣會受到地噪聲的干擾，但干擾波形的相位與地面噪聲相反。另外，在一些存儲元器件中，有可能因為電源噪聲和地噪聲造成數據的意外翻轉。

 

在高頻電路中，電源平面存在大量寄生參量，這些寄生參量可以看成是由很多電感和電容構成的LC諧振網絡，或諧振腔。在某一確定的頻率下，這些電容和電感將發生諧振現象，從而影響電源層的阻抗。除了諧振效應，電源平面和地平面的邊緣效應也是電源設計中需要注意的問題，這里的邊緣效應指邊緣反射和輻射現象。電路板邊緣覆銅面大小受到限制，故容易產生電磁干擾問題。工程中通常添加去耦電容，以減小邊緣的輻射效應，達到抑制電源平面噪聲的目的。

 

同步開關噪聲

同步開關噪聲（SSN）主要由伴隨著器件的同步開關輸出產生。開關速度越快，瞬間電流變化越顯著，電流回路上的電感越大，則產生的同步開關噪聲越嚴重。由此可見，同步開關噪聲的大小取決于集成電路的I/O特性、PCB板電源平面和地平面的阻抗，以及高速器件在PCB上的布局和布線方式。

 

根據回流路徑的不同，同步開關噪聲可分為芯片外開關噪聲和芯片內開關噪聲。芯片外開關噪聲是指信號開關引發的電流回流經過信號線、電源/地平面時產生的噪聲；如果開關狀態轉變時，電流的回流路徑經過電源和地，而不是信號線，此時的噪聲為芯片內開關噪聲。減小芯片內開關噪聲主要通過減小開關信號流經路徑的電感或減緩開關信號的變化速率減小感應電壓來實現。減小芯片外開關噪聲可以通過降低芯片內部驅動器的開關速率和同時開關的數目，采用能滿足時序要求的最慢邊沿速率的芯片；或通過降低封裝回路電感，增加信號和電源與地的耦合電感；也可在封裝內部使用旁路電容，讓電源和地共同分擔電流回路，減小回流路徑的等效電感。

 

電源分配設計

電源噪聲在很大程度上源于非理想的電源分配系統。電源分配系統就是給系統內的所有器件提供足夠的電源，這些器件不但需要足夠的功率損耗，同時對電源的平穩性也有一定的要求。因為實際電源平面總存在著阻抗，在有瞬間電流通過時，就會產生電壓降，從而導致電源的波動。大部分器件對電源波動的要求在正常電壓的±5%范圍內。為了保證每個器件都能正常工作，應該盡可能的降低電源平面的阻抗。在工作頻率比較高的情況下，既要計算電阻的直流阻抗，還要計算由電感引起的交流阻抗。在對電源阻抗進行控制時，可通過采用電阻率低的材料，采用短而粗厚的電源線，減小電源內阻，電源盡量靠近地，使用去耦電容等方法，以減小電源的電阻和電感，從而降低電源阻抗。